IC 芯片是什麽?

　　 IC，全名積體電路(Integrated Circuit)，由它的命名可知它是將設計好的電路，以堆疊的方式組合起來，藉由這個方法，我們可以減少連接電路時所需耗費的面積。

　　由此可見，芯片製造其實就是進行原子級別的製造，精度要求非常苛刻，這也是為什麽國內無法生產CPU的原因。

　　從 IC 芯片的 3D 剖面圖來看，底部的部分就是晶圓，晶圓基板在芯片中扮演地基的角色。

　　在 IC 電路中，晶圓上面的部分叫做邏輯閘層，它是整顆 IC 中最重要的部分，藉由將多種邏輯閘組合在一起，完成功能齊全的 IC 芯片，結構非常複雜。

　　邏輯閘上面還有一層連接層，不會有太複雜的構造，這一層的目的是將邏輯閘需要連接的部分相連在一起，相當於導線。芯片中通常需要很多層連接層，是因為有太多線路要連結在一起，在單層無法容納所有的線路下，就要多疊幾層來達成這個目標了。在這之中，不同層的線路會上下相連以滿足接線的需求。

　　如果要以油漆噴罐做精細作圖時，我們需先割出圖形的遮蓋板，蓋在紙上。接著再將油漆均勻地噴在紙上，待油漆乾後，再將遮板拿開。不斷的重複這個步驟後，便可完成整齊且複雜的圖形。製造 IC 就是以類似的方式，藉由遮蓋的方式一層一層的堆疊起來。

　　製作 IC 時，可以簡單分成以上 4 種步驟。雖然實際製造時，製造的步驟會有差異，使用的材料也有所不同，但是大體上皆采用類似的原理。這個流程和油漆作畫有些許不同，IC 製造是先塗料再加做遮蓋，油漆作畫則是先遮蓋再作畫。

　　金屬濺鍍:將欲使用的金屬材料均勻灑在晶圓片上，形成一薄膜。

　　塗布光阻:先將光阻材料放在晶圓片上，透過光罩，將光束打在不要的部分上，破壞光阻材料結構。接著，再以化學藥劑將被破壞的材料洗去。

　　蝕刻技術:將沒有受光阻保護的矽晶圓，以離子束蝕刻。

　　光阻去除:使用去光阻液皆剩下的光阻溶解掉，如此便完成一次流程。

　　最後便會在一整片晶圓上完成很多 IC 芯片，接下來只要將完成的方形 IC 芯片剪下，便可送到封裝廠做封裝。

　　全球主要晶圓代工廠有格羅方德、三星電子、Tower Jazz、Dongbu、美格納、IBM、富士通、英特爾、海力士、台積電、聯電、中芯國際、力晶、華虹、德茂、武漢新芯、華微、華立、力芯。

　　納米製程是什麽?

　　三星以及台積電在先進半導體制程打得相當火熱，彼此都想要在晶圓代工中搶得先機以爭取訂單，幾乎成了 14 納米與 16 納米之爭，然而 14 納米與 16 納米這兩個數字的究竟意義為何，指的又是哪個部位?而在縮小製程後又將來帶來什麽好處與難題?

　　納米到底有多細微?

　　在開始之前，要先了解納米究竟是什麽意思。在數學上，納米是 0.000000001 公尺，就是一億分之一米的長度，除非使用電子顯微鏡，我們根本不能觀測到如此小的單位的物品。

　　為什麽要用納米大小的製程?縮小電晶體的最主要目的，就是可以在更小的芯片中塞入更多的電晶體，讓芯片不會因技術提升而變得更大;其次，可以增加處理器的運算效率;再者，

減少體積也可以降低耗電量;最後，芯片體積縮小後，更容易塞入行動裝置中，滿足未來輕薄化的需求。　　納米製程是什麽?以 14 納米為例，其製程是指在芯片中，線最小可以做到 14 納米的尺寸。縮小電晶體的最主要目的就是為了要減少耗電量，縮小閘極長度，電流可以用更短的路徑從 Drain 端到 Source 端。

　　此外，電子是以 0 和 1 作運算，要如何以電晶體滿足這個目的呢?做法就是判斷電晶體是否有電流流通。當在 Gate 端做電壓供給，電流就會從 Drain 端到 Source 端，如果沒有供給電壓，電流就不會流動，這樣就可以表示 1 和 0，這就是芯片行業的基本原理，無論多麽複雜的技術都是最簡單原理的應用。

　　不過，製程並不能無限制的縮小，當我們將電晶體縮小到 20 納米左右時，就會遇到量子物理中的問題，讓電晶體有漏電的現象，抵銷縮小閘極長度時獲得的效益。

　　作為改善方式，就是導入 FinFET(Tri-Gate)這個概念，在 Intel 以前所做的解釋中，可以知道藉由導入這個技術，能減少因物理現象所導致的漏電現象。

　　更重要的是，藉由這個方法可以增加 Gate 端和下層的接觸面積。在傳統的做法中，接觸面只有一個平面，但是采用 FinFET(Tri-Gate)這個技術後，接觸面將變成立體，可以輕易的增加接觸面積，這樣就可以在保持一樣的接觸面積下讓 Source-Drain 端變得更小，對縮小尺寸有相當大的幫助。

　　最後，則是為什麽會有人說各大廠進入 10 納米製程將面臨相當嚴峻的挑戰，主因是 1 顆原子的大小大約為 0.1 納米，在 10 納米的情況下，一條線只有不到 100 顆原子，在製作上相當困難，而且只要有一個原子的缺陷，像是在製作過程中有原子掉出或是有雜質，就會產生不知名的現象，影響產品的良率。

　　隨著三星以及台積電在近期將完成 14 納米、16 納米 FinFET 的量產，兩者都想爭奪 Apple 下一代的 iPhone 芯片代工，我們將看到相當精彩的商業競爭，同時也將獲得更加省電、輕薄的手機。

　　封裝是什麽?

　　經過漫長的流程，從設計到製造，終於獲得一顆 IC 芯片了。然而一顆芯片相當小且薄，如果不在外施加保護，會被輕易的刮傷損壞。此外，因為芯片的尺寸微小，如果不用一個較大尺寸的外殼，將不易以人工安置在電路板上，因此，芯片需要封裝。

　　其實一片巨大的芯片，其作用的部分僅僅是裡面極小的部分，大部分結構都是散熱和外接引線

　　目前常見的封裝有兩種，一種是電動玩具內常見的，黑色長得像蜈蚣的 DIP 封裝，另一為購買盒裝 CPU 時常見的 BGA 封裝。至於其他的封裝法，還有早期 CPU 使用的 PGA(Pin Grid Array;Pin Grid Array)或是 DIP 的改良版 QFP(塑料方形扁平封裝)等。

　　首先要介紹的是雙排直立式封裝(Dual Inline Package;DIP)，從下圖可以看到采用此封裝的 IC 芯片在雙排接腳下，看起來會像條黑色蜈蚣，讓人印象深刻，此封裝法為最早采用的 IC 封裝技術，具有成本低廉的優勢，適合小型且不需接太多線的芯片。但是，因為大多采用的是塑料，散熱效果較差，無法滿足現行高速芯片的要求。因此，使用此封裝的，大多是歷久不衰的芯片，或是對運作速度沒那麽要求且芯片較小、接孔較少的 IC 芯片。

　　至於球格陣列(Ball Grid Array，BGA)封裝，和 DIP 相比封裝體積較小，可輕易的放入體積較小的裝置中。此外，因為接腳位在芯片下方，和 DIP 相比，可容納更多的金屬接腳，相當適合需要較多接點的芯片。然而，采用這種封裝法成本較高且連接的方法較複雜，因此大多用在高單價的產品上。

　　然而，使用以上這些封裝法，會耗費掉相當大的體積。像現在的行動裝置、穿戴裝置等，需要相當多種元件，如果各個元件都獨立封裝，組合起來將耗費非常大的空間，因此目前有兩種方法，可滿足縮小體積的要求，分別為 SoC(System On Chip)以及 SiP(System In Packet)。

　　在智慧型手機剛興起時，在各大財經雜志上皆可發現 SoC 這個名詞，然而 SoC 究竟是什麽東西?簡單來說，就是將原本不同功能的 IC，整合在一顆芯片中。藉由這個方法，不單可以縮小體積，還可以縮小不同 IC 間的距離，提升芯片的計算速度。至於製作方法，便是在 IC 設計階段時，將各個不同的 IC 放在一起，再透過先前介紹的設計流程，製作成一張光罩。

　　然而，SoC 並非只有優點，要設計一顆 SoC 需要相當多的技術配合。IC 芯片各自封裝時，各有封裝外部保護，且 IC 與 IC 間的距離較遠，比較不會發生交互干擾的情形。但是，當將所有 IC 都包裝在一起時，就是噩夢的開始。IC 設計廠要從原先的單純設計 IC，變成了解並整合各個功能的 IC，增加工程師的工作量。此外，也會遇到很多的狀況，像是通訊芯片的高頻訊號可能會影響其他功能的 IC 等情形。

　　此外，SoC 還需要獲得其他廠商的 IP(intellectual property)授權，才能將別人設計好的元件放到 SoC 中。因為製作 SoC 需要獲得整顆 IC 的設計細節， 才能做成完整的光罩，這同時也增加了 SoC 的設計成本。

　　或許會有人質疑何不自己設計一顆就好了呢?因為設計各種 IC 需要大量和該 IC 相關的知識，只有像 Apple 這樣多金的企業，才有預算能從各知名企業挖角頂尖工程師，以設計一顆全新的 IC，透過合作授權還是比自行研發劃算多了。

　　作為替代方案，SiP 躍上整合芯片的舞台。和 SoC 不同，它是購買各家的 IC，在最後一次封裝這些 IC，如此便少了 IP 授權這一步，大幅減少設計成本。此外，因為它們是各自獨立的 IC，彼此的干擾程度大幅下降。

　　采用 SiP 技術的產品，最著名的非 Apple Watch 莫屬。因為 Watch 的內部空間太小，它無法采用傳統的技術，SoC 的設計成本又太高，SiP 成了首要之選。藉由 SiP 技術，不單可縮小體積，還可拉近各個 IC 間的距離，成為可行的折衷方案。下圖便是 Apple Watch 芯片的結構圖，可以看到相當多的 IC 包含在其中。

　　完成封裝後，便要進入測試的階段，在這個階段便要確認封裝完的 IC 是否有正常的運作，正確無誤之後便可出貨給組裝廠，做成我們所見的電子產品。其中主要的半導體封裝與測試企業有安靠、星科金朋、J-devices、Unisem、Nepes、日月光、力成、南茂、頎邦、京元電子、福懋、菱生精密、矽品、長電、優特。